事件：当地时间3月2日，BIS将浪潮、龙芯等29家中国实体列入实体清单。其中浪潮、龙芯同时被列入脚注4实体（即涉及先进计算类芯片与超级计算机的实体），将限制其获取18类软件和技术。
我们看好外部形势趋紧之下，Chiplet技术方案由设计公司引领、先进封装赋能落地，从上游IP、EDA、设计到中游制造，再到下游封测，革新半导体产业链，重塑产业链价值，有望助力国产芯发展。看好头部封测公司1）估值处于历史相对低位，2）周期底部有望率先复苏，3）伴随2D封装到3D Chiplet发展，产业链价值量逐步提升。
1、硅片级“解构-重构-复用”，Chiplet突破三大产业瓶颈
作为硅片级“解构-重构-复用”的方案，Chiplet或为破局摩尔定律、实现产业再度飞跃的关键。其突破主要体现在三个方面，分别带来百分比级、翻倍级和指数级的性能提升：（1）成本&良率突破：芯片良率与芯片性能之间存在矛盾，同构小芯粒集成可以提升良率，降低成本；（2）面积&性能突破：目前服务器CPU和GPU已逼近单个芯片面积上限，无法满足高算力需求，同构扩展可以提高性能，应对各场景大量增长的算力诉求；（3）设计&制程突破：先进制程芯片设计成本高昂，而异构集成下各模块使用适宜制程各司其职，从我国视角来看，Chiplet或为打破国产制程瓶颈的关键方案。同时，Chiplet可助力超异构集成计算的发展，处理器性能&灵活性同步提升。
2、产业链价值重塑，封装环节具有“估值处历史相对低位+周期复苏+产业链价值量提升”的投资逻辑
从全产业链来看，Chiplet作为一种全新设计理念提升了设计、IP、EDA环节的引领性地位，有望为中游制造、下游封测带来价值增量。从具体的落地方案来看，Chiplet主要依靠高速互联的设计和异构集成先进封装技术的支撑。设计方面，主要通过Base Die/IO Die/Die to Die 设计实现核心处理模块之间，及其他各模块间的高速互联。封装方面，Chiplet封装演进的本质是在成本可控的情况下尽可能提升互联的密度与速度，从2D 封装到2.5D Chiplet、3D Chiplet，封装环节价值量&重要性有望不断提升。我国封装厂商技术积累深厚，长电科技、通富微电、华天科技已实现Chiplet量产，封装环节具有“估值处历史相对低位+周期复苏+产业价值量提升”的投资逻辑。
3、高性能计算（HPC）或为Chiplet当前的主要发力点
ChatGPT是大数据+大模型+大算力的产物，每一代GPT模型的参数量高速增长，根据人工智能学家公众号数据，2020年5月发布的ChatGPT的前身GPT-3参数量达到了1750亿（预训练数据量达45TB，远远大于GPT 2的40GB）。算力需求方面，训练ChatGPT所耗费的算力大概是3640 PetaFLOPs per day，即用每秒能够运算一千万亿次的算力对模型进行训练，需要3640天完成。随着科技巨头类ChatGPT项目入局，整体在算力提升、数据存储及数据传输端需求迭起。而随着摩尔定律逐渐趋缓，我们认为Chiplet有望成为支持高性能计算存储的关键。美国正在开发的三个超级计算机Aurora、El Capitan和Frontier，CPU和GPU利用Chiplet方案，AMD，Intel，华为的服务器处理器芯片均采用Chiplet方案助力算力突破及性能提升。
4、投资建议
我们看好Chiplet重塑半导体产业格局，或为我国半导体产业带来换道超车的发展机遇。建议关注：
（1）封测板块：长电科技、通富微电、华天科技等
（2）测试板块：伟测科技、利扬芯片等
（3）IP板块：芯原股份、润欣科技等
（4）EDA板块：华大九天、概伦电子等
（5）封装测试设备板块：长川科技、华峰测控、金海通、新益昌等
（6）材料板块：兴森科技、南亚新材、华正新材、方邦股份、德邦科技、和林微纳、联瑞新材等
风险提示：国际局势不确定性加剧；科研进度不及预期；需求不及预期
1. 质的飞跃：从成本到性能，Chiplet突破三大瓶颈
事件：当地时间3月2日，BIS将浪潮集团、龙芯中科、第四范式、盛科通信等29家中国实体被列入实体清单。其中浪潮、龙芯同时被列入脚注4实体（即涉及先进计算类芯片与超级计算机的实体），将限制其获取18类软件和技术。
部分被限制企业业务与先进芯片或超级计算机相关。被限制的企业中，浪潮集团旗下拥有X86服务器业务，龙芯中科是CPU设计企业，第四范式是一家AI独角兽，盛科通信则是一家以太网交换芯片设计企业，且浪潮集团并非第一次遭遇被列入实体清单。
超算产业发展受限、国际形势不确定性加剧之下，芯片国产化亦在加速。我们看好Chiplet助力突破制程瓶颈，实现国产算力芯片产业飞跃。以浪潮为例，其业务对英特尔多有依赖。2013年以来，英特尔始终为浪潮第一大供应商，在服务器、存储、AI解决方案、云服务等多方面，其底层技术均依赖英特尔的CPU。2019年，浪潮信息从英特尔采购的金额达到179亿元，占比达到37.53%。在2021年财报中，浪潮信息隐去了前五大供应商的名称，但第一大供应商采购的金额仍高达169亿元，占比为23.83%。我们认为此类企业受限或会束缚我国先进芯片及超级计算机产业发展，Chiplet有望助力突破先进制程及算力受限的困境。
Chiplet 又称芯粒或小芯片，是硅片级别的“解构-重构-复用”，它把传统的SoC 分解为多个芯粒模块，将这些芯粒分开制备后再通过互联封装形成一个完整芯片。芯粒可以采用不同工艺进行分离制造，可以显著降低成本，并实现一种新形式的IP复用。其为SoC集成发展到当今时代，摩尔定律逐渐放缓情况下，持续提高集成度和芯片算力的重要途径。相比传统Monolithic（单一整体）芯片技术，Chiplet技术能够在降低成本的同时获得更高的集成度。
Chiplet具体方案包括同构、异构、异质。同构即对相同制程和类型的芯片进行连接扩展，如4个7nm，单颗算力30个tops，4个堆为120tops。异构堆叠是通过把大芯片分成面积更小的单元模块，选择最适合的半导体制程工艺，从而实现媲美乃至超越传统SOC的性能和各项表现。异质主要指将不同材料的芯片集成为一体。
摩尔定律放缓及国际形势不确定加剧下，预期Chiplet能为半导体产业带来三大突破，海内外有望同步受益，对我国半导体产业而言，也是一次突破先进制程和算力瓶颈的产业机遇。
（1）同构小芯粒集成方案提升良率，降低成本，结合AMD Zen1架构的应用案例，增加10%面积，良率提升，降低了40%的量产成本。我们认为在同等成本下，同构小芯粒集成方案有望带来性能的百分比增长。
（2）同构扩展方案能够大幅提高性能以应对算力爆炸的时代需求，结合苹果M1 Ultra将两个M1 Max芯片连成一个芯片，芯片面积增加100%，各项硬件指标也实现了直接翻倍。我们认为同构扩展方案或可带来性能的翻倍增长。
（3）异构集成方案对芯片进行了“模块化”的拆分，各个模块采用其合适的制程，在降低设计成本和难度的同时大幅提升芯片性能。同时Chiplet能够助力处理器的超异构趋势，平衡处理器的性能和灵活性，带来算力的指数级增长。
1.1. 良率&成本突破：同构小芯粒集成提升良率，降低成本
（1）良率方面：将单一芯片分割为多个面积较小的Chiplet，提升良率
（2）成本方面：提升良率，降低成本
瓶颈：芯片良率与芯片性能之间存在矛盾，芯片良率提升遇瓶颈。为了提升性能，必须要增加芯片中的晶体管数量，而若要提升良率则必须保证单一芯片面积不能太大。例如，150mm²芯片的良品率约为80%，700mm²的设计芯片合格率会骤降至30%。从工艺制造良率的Bose-Einstein模型：良率=1/(1+芯片面积*缺陷密度)n，其中n代表掩膜版层数相关系数。单芯片的面积越大，良率越低，对应制造成本也越高。
Chiplet突破案例：AMDZen1架构增加10%面积，良率提升，降低了40%的量产成本。厂商将单一芯片分割为多个面积较小的Chiplet，再把多个相同的Chiplet集成在一起来优化性能。AMD率先在其数据中心处理器Zen1中采用了该方案。AMD将Zen1分成四个独立的模块，并将它们重新拼接在一起。这种方式让AMD在维持该处理器整体性能不变的基础上，以10%面积的增加，降低了40%的量产成本。
1.2. 面积&性能突破：同构扩展提高性能，应对算力的指数级增长
（1）面积方面：单芯片做集成，面积或可成倍提升不受约束。
（2）性能方面：面积提升，性能成倍增长。
瓶颈：单个芯片面积有上限，无法满足各场景高算力需求。通常来说，由于光刻掩膜版的尺寸限定在33mm * 26mm，单个芯片的面积一般不超过800mm²，当前服务器CPU和GPU已逼近单个芯片面积上限。
人工智能、自动驾驶等场景带来算力缺口。互联网普及下，数据规模翻倍增长，未来算力缺口大。据IDC公司发布DataSphere和StorageSphere报告，2020年全球产生了超过64ZB数据量；到2025年，全球数据总量将增至175ZB，较2010年的全球的数据总量增加175倍。所谓算力，就是设备处理数据、输出结果的能力。据奇异摩尔公众号预测，作为提供多样化计算能力支撑的新型基础设施，下一代数据中心在5年内将面临约1000倍的算力需求。
人工智能方面，深度学习的出现带动机器学习（ML）算力需求呈现指数级增长。2010 年之前其所需的算力增长符合摩尔定律，大约每 20 个月翻一番。伴随深度学习问世，2010后每6个月翻一番，2015年后大规模 ML 模型的出现，训练算力的需求提高了10到100 倍。其中代表，ChatGPT的总算力消耗约为3640PF-days，至少要7-8个投资30亿规模数据中心才能支撑运行。此外，据奇异摩尔公众号预测，代表第四次计算机浪潮的元宇宙将需要至少10的6次方倍于目前的算力，而元宇宙的终极理想形式，对算力资源的需求近乎无限。
自动驾驶方面，现阶段大多单芯片算力仍小于10TOPS，相对L3级别100TOPS以上的算力需求缺口大。L0-L5六个自动驾驶级别，每一分级都比上一级有更高的算力要求，L2级别大致需要10TOPS计算能力，L3需要100TOPS以上的算力，L3+的算力级别需要1000TOPS以上，到2030年L4+自动驾驶汽车的单车算力将达到5000TOPS，而现阶段很多单颗芯片算力仍小于10 TOPS，算力缺口大。此外，自动驾驶催生端云协同的计算需求，据华为《智能世界2030》预测，未来单个车厂的云端至少需要10EFLOPS以上的算力。
Chiplet突破案例：苹果M1 Ultra两个M1 Max芯片被连成一个芯片，芯片面积增加100%，各项硬件指标也实现了直接翻倍。芯片面积越大意味着晶体管数量越多，也代表着性能和功能越强，通过多个芯片的片间集成，可以在封装层面突破单芯片上限，进一步提高集成度。苹果推出M1 Max芯片时，市场普遍以为这已达到了M1系列芯片的封顶之作，面积高达432mm²。随着M1 Ultra的推出，两个M1 Max芯片被连成一个芯片，芯片面积增加到200%，各项硬件指标也实现了直接翻倍。和最初的Apple M1处理器相比，Apple M1 Pro、M1 Max、M1 Ultra同样5nm制程工艺，但芯片面积却分别提升了2倍~8倍，晶体管数量也达到了337亿、570亿和1140亿，在消费级处理器领域处高水平。
2颗Apple M1 Max芯片之间通过苹果创新定制的多晶粒架构“连在一起”，官方将这种连接架构命名为“UltraFutI/On”，该架构拥有1万多个信号点，芯片相互之间的数据传输速率高达2.5TB/s，延迟和功耗都非常低。1颗Apple M1 Max的晶体管数量就是570亿，由2颗M1 Max缝合而来的M1 Ultra晶体管数量也首次突破千亿大关，达到了1140亿，整颗芯片上的统一内存最高可以达到128GB，内存带宽也进一步提升至800GB/s。
Chiplet突破案例：在自动驾驶领域，特斯拉利用同构扩展将其AI专用训练平台 Dojo 的性能推向了极致。 Dojo是特斯拉针对自身自动驾驶AI训练场景所设计的AI专用训练平台，其技术核心芯片就是特斯拉自研神经网络训练芯片“D1”。每个D1芯片以7nm工艺制造，包含500亿个晶体管，面积645mm²。而每个 Dojo 则将25个 D1 训练模块和40个专用I/O集成在一起，从而实现超大算力支持。Dojo是目前全球最快的AI训练计算机。相比业内其他芯片，同成本下性能提升4倍，同能耗下性能提高1.3倍，占用空间节省5倍。
1.3. 设计&制程突破：模块化拆分优化设计，超异构打开想象空间
（1）设计方面：IP复用提升设计效率，节省设计阶段的研发投入
（2）制程方面：突破摩尔定律放缓的局限，特别是对于我国来说，可以缓解先进制程被限制的压力
（3）超异构方面：助力提供异构混合、相互协同的处理器解决方案，平衡性能和灵活性。
瓶颈：先进制程芯片设计成本高昂，单位面积成本在14/16nm后陡增，且摩尔定律不断放缓。根据奇异摩尔，随着制程从28nm制程演变到5nm，研发投入也从5130万美元剧增至5.42亿美元，2nm的开发费用接近20亿美元，先进制程已然成了全球巨头的烧钱竞赛。根据EETOP公众号，在7nm节点，设计一款芯片的费用高达3亿美元。且伴随摩尔定律不断放缓，晶体管同时逼近物理极限、成本极限。
芯片制程并非“越先进越好”。在一颗SoC中，逻辑计算单元（CPU/GPU）通常依赖于先进制程来提升性能，而其他的部分（SRAM、I/O接口、模拟或数模混合元件等）对于制程工艺的要求并不高。把这些对制程要求不同的模块用同样的先进制程一体化制造会带来浪费。各类主要芯片制程要求如下：
逻辑芯片——3nm节点：制作工艺复杂，如CPU、GPU、AI、MCU。受益于先进制程技术的进步，逻辑芯片依然沿着摩尔定律向前演进，当前台积电3nm已量产。
存储芯片——18/16nm节点：与逻辑芯片相比，内部结构相对简单，主要分为DRAM、NAND Flash、NOR Flash三类。以DRAM为例，当制程到了18/16nm以下，继续缩减尺寸已不再具备成本和性能方面的优势。
模拟芯片——28-65nm节点：参与感知信息处理的芯片就是模拟芯片，无法感知但客观存在的模拟信号处理芯片，比如微波，电信号处理芯片等，也属于模拟范畴。模拟芯片不受制于摩尔定律和高端制程，强调高信噪比、低失真、低耗电、高可靠性和稳定性，业界普遍认为28nm~65nm为其性能最优节点，制程的缩小反而可能导致模拟电路性能的降低；而被广泛地应用在IoT领域的传感器和光电器件，则因为工艺不同，无法集成到CMOS中。
Chiplet突破案例：AMD的EPYC处理器为Zen2架构，是典型的异构集成的案例。在第一代EPYC中，处理器由4个14nm工艺的小芯片组合而成。第二代EPYC为Zen2架构，处理器由4组共八个7nm小芯片和一个14nm的I/O芯片组合而成。8组CPU核心、1组I/O核心堆出了64核处理器。
Chiplet异构下7nm工艺+I/O分离大幅降低核心面积，加倍缓存降低延时。从AMD公开的数据来看，7nm工艺带来了明显的计算效率，包括2倍的晶体管密度、功耗降低50%（同性能下），性能提升了25%（同功耗下）。在Zen 2架构中，一个Chiplet芯片的总面积仅74mm2，其中CCX+16MB L3缓存的核心面积仅31.3mm2，同比减少了47%，一方面是因为7nm工艺的密度优势，一方面也与Zen2的CCX只有CPU核心减少了I/O单元有关。这里也可以解释为了降低延迟AMD为什么敢于大幅加倍L3缓存的原因了，每个CCX翻倍到16MB L3缓存后CCX核心面积依然减少一半左右。
此外芯片配置也非常灵活，I/O Die12nm工艺降低成本。提升CPU核心数量就堆CPU模块即可，因此锐龙处理器可以从8核16线程轻松变成16核32线程。此外，AMD这样做也需要生产小核心，提高了良率，降低了成本，而且I/O核心使用的还是更成熟的12nm工艺，进一步削减了成本。
Chiplet突破案例：英特尔使用其Foveros 3D堆叠技术发布了Ponte Vecchio GPU助力Aurora超级计算机，Aurora超级计算机旨在成为美国首批突破exaflop障碍的高性能计算机之一。Ponte Vecchio是一个结合了多个计算、缓存、网络和内存硅片的封装。
Ponte Vecchio由多达47个Chiplet/（方格tile）通过横、纵向封装与其他模块（Tile）连接构成，集成超过1000亿个晶体管，是特斯拉D1的2倍。47个小晶粒分别是16个Xe HPC（又叫Compute Tiles计算核）内核、8个Rambo、2个XeBase、11个EMIB、2个XeLink、8个HBM2。这47个小晶粒分别来自台积电、三星和英特尔三个厂家，Compute 来自台积电，采用台积电5纳米工艺。封装中的每块tile都是使用不同的工艺技术制成。Co-EMIB芯片将高带宽内存和Xe Link I/O小芯片横向连接到“基础芯片”，其他芯片采用其Foveros 3D堆叠技术，在两个芯片之间建立了密集的芯片到芯片的垂直连接阵列。
Chiplet助力超异构应用：
单一的处理器无法兼顾性能和灵活性是行业痛点。CPU通用灵活性是最好的，但是如果CPU性能不足，就需要运行各种加速。而当前很多芯片的优化方案，特别是AI芯片等加速芯片的优化方案损失了灵活性，是目前行业的痛点之所在。
Chiplet助力提供异构混合、相互协同的解决方案，带来算力指数级提升，使得Chiplet的价值得到更加充分的发挥。2019年，英特尔提出超异构计算相关概念：XPU是架构组合，包括CPU、GPU、FPGA 和其他加速器（即图中第四阶段）。超异构计算在传统的异构计算基础上，通过更强大的模块化Chiplet能力，封装互连能力和软件能力，将越来越复杂的系统整合成了宏系统芯片MSOC（Macro-System on Chip）。
基于超异构计算的架构创新正在成为芯片巨头们的未来驱动力。通过一连串的收购和自研行为，全球三大处理器头部厂商都在向CPU+GPU+FPGA/NPU的方向靠拢，构建超异构计算体系。NVIDIA拟收购 Arm，其目的在于增强其服务器CPU能力，虽然最终未能收购成功，NVIDIA仍获得了未来10年Arm开发授权。AMD对赛灵思的收购，也释放出强化异构计算布局的信号，成功弥补了FPGA短板。同时，赛灵思在异构计算上也有所积累，已推出Versal ACAP异构计算平台，以缩短车载多传感器同步和融合所带来的系统整体响应时间。
1.4. 地缘政治影响下，Chiplet加持中国自主产业链的构建
站在中国的视角看，美国政府对中国半导体产业打压已久，先进制程突破及算力问题亟待解决，Chiplet在一定程度上拉近了与国际先进厂商的起跑线，中国有机会突破限制问题，实现弯道超车。2019年以来对华为打压开始，本土芯片企业在芯片制程的关键节点持续受限，迫使我国本土芯片国产化进入加速期。
（1）首先，由于Chiplet独特的开发模式使得芯片创新的“卡点”从工艺转到系统集成，因而能够发挥中国在应用创新的优势，为光刻机受制于人带来缓冲期。中国计算机互连技术联盟（CCITA）秘书长在接受采访时曾表示，中国可以使用成熟的28纳米节点生产的芯片，并将小芯片封装成性能和功能更强大的芯片，与先进的16纳米甚至7纳米产品相当。
（2）另外，Chiplet在制造环节的核心是“先进封装”技术，国内Chiplet封装产业技术积累深厚，有望与掌握先进制程国家同步受益甚至实现换道超车。中国拥有在封装环节的行业龙头代表企业如长电科技、通富微电、华天科技等均已实现Chiplet量产，能够引领带动国内Chiplet的发展。根据ittbank数据，2021年全球营收前十大封测厂商排名中，长电科技、通富微电和华天科技三家中国大陆企业在榜。
2. 产业革新：设计+先进封装实现高速互联，产业链价值迎来重构
2.1. 产业环节：Chiplet革新半导体产业生态
从产业链各环节来看，Chiplet革新半导体产业生态，芯片设计和封装或处于链条中心环节，Omdia预估2024/2035年全球市场规模达58/570亿美元。Chiplet发展涉及到整个半导体产业链，是一场生态变革，会影响到从 EDA厂商、晶圆制造和封装公司、芯粒IP供应商、Chiplet产品及系统设计公司到Fabless设计厂商的各个环节的参与者。在分工上，当前由于产业规模尚未起量，企业边界较为模糊，大多数会跨越多个环节，例如国内的奇异摩尔、北极雄芯、奎芯科技在提供芯粒方案同时也涉及芯片设计服务。据Omdia报告，2024年 Chiplet的市场规模将达到58亿美元，2035年则会超过570亿美元，Chiplet的全球市场规模将迎来快速增长。
从产业链整体分工来看，发展初期企业边界较为模糊，Chiplet的平台是竞相布局的焦点。例如上文提到的一些企业既提供芯粒方案也涉及芯片设计服务，而Chiplet芯片设计企业的芯粒主要是自己提供，如AMD、华为、芯原微等；Chiplet的平台是竞相布局的焦点，不论是芯片设计服务企业（如奇异摩尔）、封装企业（如长电、日月光等），还是EDA工具（如概伦电子、华大九天等）企业都有所涉及，在为自身研发服务的同时，未来有机会成为行业通用平台。
（1）设计环节：产品良率提升、开发成本降低，先进制程要求降低。Chiplet降低了对先进制程的需求，能够降低大规模芯片设计的门槛，同时降低制造成本，提升芯片良率。
（2）EDA环节：新EDA平台诉求促进价值提升。EDA企业方面，直接套用原来的EDA工具很难发挥出Chiplet真正优势。Chiplet需要一个新的EDA平台，在架构、物理实现、分析及验证等方面都要适应Chiplet的需求，从“系统设计”到“签核”做出重构。
（3）IP环节：IP供应商在产业链中的重要性上升，需要其提供高速互联IP，帮助设计厂商加快产品迭代速度。
（4）制造环节：良率提升，成本降低，小芯片和硅转接板（silicon interposer）的使用增加带来价值增量。工艺迭代方面，Chiplet迭代周期远低于ASIC，可提升晶圆厂的产线利用率。工艺制程方面，Chiplet可以降低对先进工艺制程的依赖，实现与先进工艺相接近的性能。大幅提高芯片的良率、提升晶圆面积利用率，进一步降低制造成本。先进封装中使用的硅转接板为晶圆厂制造，故会带来价值量的提升。
（5）封测环节：先进封装驱动下，封测环节价值量显著提升。Chiplet核心在于高速互联，对封装工艺提出更高要求，特别是专注于提升封装体的复杂度和集成度的先进封装。从同构小芯粒集成到同构扩展再到异构集成。SoC 分解为芯粒使得封装难度陡增，互联封装需要保障芯粒连接工艺的可靠性、普适性，实现芯粒间数据传输的大带宽、低延迟。根据YOLE，先进封装市场预计 2019-2025 年复合年增长率为 6.6%，2025 年将达到 420 亿美元。其中 2.5D/3D 堆叠 IC、ED 和 FO 是增长最快的技术平台，复合年增长率分别为 21%、18%和 16%。
测试环节方面，小芯片数量增多，并行Die-to-Die接口基本上都包含了大量的（上千个）IO 引脚，来驱动跨Chiplet的单端信号，测试中需要使用边界扫描(Boundary Scan)测试才能确保多个裸芯互联的可靠性，Chiplet或提升测试难度及测试工作量。
封装测试设备环节方面，伴随下游芯片封测数量、价值量提升，有望迎来需求起量。
（6）材料环节：Chiplet 的应用或会增加封装载板的用量。用于高端产品的载板层数多，面积大，线路密度高，通孔小，或将推动以ABF作为积层绝缘介质材料的ABF载板用量。
从技术实现角度看，Chiplet本质上是一个基础设计方法论，通过设计实现互联优化集成、通过先进封装实现物理连接。据甲子光年报道，一位Chiplet领域的投资人透露，Chiplet的发展30%靠设计方法的改变，70%依靠封装技术的进步。厂商利用先进封装、互联设计及Chiplet芯粒，进行片间和片上互联优化集成，来为芯片设计提供价值。因此互联设计和先进封装是其中两个重要的技术实现方式。以下从设计环节和封测环节分别介绍：
2.2. 设计环节：高速互联设计实现各模块“Chiplet化”
设计公司需要以“模块化”思路设计产品，并将产品各模块“Chiplet化”。在一颗以Chiplet为概念设计的大芯片里，有运算和CPU相关的芯片，还有很多非核心运算相关的模块。
非核心运算相关的模块方面，模拟、通信，接口类，这类模块不需要采用最先进的制程，需要将其放在非先进制程的base die/I/O Die里，base die/I/O Die需要高速互联IP，并把这些模块集合成一颗整个大的芯片。
核心运算相关的模块如CPU，竞争力表现为其整体的核数、线程数、片上缓存、整体跑分数的提升，同时还获得了整个产品量产和开发成本大幅降低，采用Chiplet架构设计CPU，可以直接获得产品本身的良率、开发成本、集成度和整体性能的提升。
以AMD ZEN2架构的I/O互联和CPU设计为例：
核心运算相关模块方面（7nm），Zen2架构将内存I/O主控分离节约面积，L3缓存翻倍，7nm制程密度优势显著，每个CCX单元的L3缓存容量从之前的8MB提升到了16MB，对延迟敏感的应用就可以更多地依赖L3缓存而内存，AMD称此举使得等效内存延迟减少了33ns，游戏性能提升了21%；Infinity Fabric总线（简称IF），连接Zen架构中的CCX模块，实现Die to Die的互联。
其他非核心模块方面（14nm），AMD改进Infinity Fabric总线，用于链接不同的CPU、I/O核心模块。在锐龙3000处理器上，IF总线进化到了第二代，在并行、延迟及能效上全面改进，总线位宽从256b升级到了512b以便支持PCIe 4.0，同时将Fclk与Uclk频率去耦合解锁以提高内存超频性能，并采取多种方式降低内存延迟、提高缓存速度以减少延迟带来的影响。
2.3. 封装环节：国内厂商布局加速，有望受益价值量提升+周期复苏双逻辑
2.3.1. 从2D 封装到3D Chiplet：先进封装价值量不断提升
封装演进的本质是在成本可控的情况下尽可能提升互联的密度与速度，从2D 封装到2.5D Chiplet、3D Chiplet，封装环节价值量&重要性不断提升。
Chiplet从横向集成发展到纵向堆叠，2D封装不再能满足高性能需求。Chiplet首先在平面维度对芯粒进行集成，随着市场越来越多元化，人工智能、大数据、云计算等应用相继兴起，都希望有更高的运算速率，更高的带宽，更小体积，2D封装如SiP(Svstem in Package)和SoB(System on Board)，由于是普通封装和板级的工艺，布线密度受限，导致整个产品带宽受限，尺寸偏大。芯片在2D层面的微缩已不能满足性能提升诉求，2.5D Chiplet、3D Chiplet才是未来提升系统效能、缩小芯片面积、整合不同功能的发展趋势。
（1）2.5D Chiplet：interposer及TSV等提升封装价值量
2.5D Chiplet的核心是多芯片/芯粒通过高密度的介质互联集成。按照互联方式不同主要有CoWoS、EMIB等。在2.5D封装中，芯片并排放置在中介层(interposer)顶部，通过芯片的微凸块(uBump)和中介层中的布线实现互连。中介层通过硅通孔(TSV)实现上下层的互连，再通过锡球(C4)焊接至传统2D的封装基板上。
中介层、硅通孔在实现2.5D Chiplet中扮演着关键角色，助力封装价值量提升。1）中介层是一种由硅和有机材料制成的硅基板，是先进封装中多芯片模块传递电信号的管道，可以实现芯片间的互连，也可以实现与封装基板的互连，充当多颗裸片和电路板之间的桥梁。2）硅通孔是2.5D封装解决方案的关键实现技术，是在晶圆中填充以铜，提供贯通硅晶圆裸片的垂直互连，用最短路径将硅片一侧和另一侧进行电气连通。
（2）3D Chiplet：TSV工艺难度高，性能大幅提升在处理器领域率先应用
相较于2.5D Chiplet，3D Chiplet直接将芯片堆叠，涉及硅通孔工艺难度高，在处理器和存储方案中有较多应用。与2.5D Chiplet技术主要区别在于，2.5D Chiplet是在中介层Interposer上进行布线和打孔，而3D Chiplet是直接在芯片上打孔和布线，通过TSV技术电气连接上下层芯片。挑战在于要在芯片内直接制作硅穿孔困难度极高，但由于高效能运算、人工智能等应用兴起，叠加TSV 技术愈来愈成熟，可以看到越来越多的CPU、GPU 和记忆体开始采用3D Chiplet。
主流的3D Chiplet技术包括CoW和WoW等，大幅提升芯片性能、能耗比及良率。WoW（Wafer on Wafer）技术实现方式为将多个芯片堆叠起来，从以往的2.5D Chiplet在晶圆上水平放置模块的方式，改为垂直放置两个或以上的模块。通过WoW技术，可以把更多的模块放到相同面积的晶圆中，并能使每个芯片以极高的速度和极低的延迟通信，从而实现芯片性能和能耗比的全面提升。CoW（Chip on Wafer）技术是一种在硅晶圆上堆叠Chiplet的技术，它将多个Chiplet通过封装制程连接至硅晶圆。采用CoW设计的芯片，生产上会更加的成熟，良率也会得到大幅提升。
2.3.2. 国内头部厂商：实现Chiplet产品量产，掌握核心工艺
产业分工角度看，晶圆厂与封装厂工艺各有优势，供应链分工角度考虑封装厂业务份额有望提升。2.5D Chiplet和3D Chiplet中涉及到的许多技术是前段工艺的延续，而晶圆厂在前段环节是有技术优势的，比如硅转接板封装的制造。而后道封装厂商的优势在于异质异构的集成（即互联部分），同时也在2.5D和3D后道封装领域有较高的经验积累和技术壁垒，当前长电科技、通富微电、华天科技三家企业均已实现Chiplet产品量产。另外，根据长电科技技术市场副总裁包旭升采访，从供应链角度考虑，大多客户更期待专业化的分工，希望晶圆厂专注做好芯片，封装单独由其他厂商来做。
当前国内长电科技、通富微电和华天科技三家国内头部封测厂商均具备chiplet量产能力，长电科技在TSV-less、RDL等技术方面有所布局，通富微电推出融合了2.5D、3D、MCM-Chiplet等技术的先进封装平台——VISionS，华天科技推出由TSV、eSiFo、3D SiP构成的最新先进封装技术平台——3D Matrix，预期未来将受益于封装价值量的提升。
长电科技推出的面向Chiplet小芯片的高密度多维异构集成技术平台XDFOI™可实现TSV-less技术，达到性能和成本的双重优势。该技术是一种以2.5D TSV-less为基本技术平台的封装技术，在线宽/线距可达到2um/2um的同时，还可以实现多层布线层、2D、2.5D和3D多种异构封装。相比2.5D TSV封装，具有有效成本低、架构设计灵活，性能好与可靠性高的特点，可为Chiplet及异构封装提供解决方案。此外，长电科技还推出了无硅通孔扇出型晶圆级高密度封装技术，使用Stacked VIA替代TSV，可实现多层RDL再布线层，2/2μm线宽间距，40μm级窄凸块互联，多层芯片叠加，集成高带宽存储，集成无源元件等技术，未来，它还可以实现1/1μm高密度的线宽间距以及20μm极窄凸块互联。
通富微电与华天科技分别推出针对先进封装的技术平台，为先进封装提供新的解决方案。通富微电在高性能计算领域建成了国内顶级2.5D/3D封装平台 (VISionS)，并且完成高层数再布线技术开发，同时可以为客户提供晶圆级和基板级Chipet封测解决方案。华天科技推出由TSV、eSiFo、3D SiP构成的最新先进封装技术平台——3D Matrix。其中TSV技术主要应用于影像传感器的封装，主要结构为MVP、MVPPlus和直孔的工艺，目前主推直孔工艺；3D SiP（eSinC）基于eSiFO结合TSV技术，该技术在硅基板上刻蚀形成凹槽，将不同芯片或元器件放入凹槽中，通过高密度RDL将芯片互连，形成扇出的I/O后制作via last TSV的方式实现垂直互连，可以将不同功能、不同种类和不同尺寸的器件实现3D方向高密度集成。
封测板块估值处历史相对低位，下行预期或已被市场消化，Chiplet推动下封测行业估值体系或迎来重构。复盘封测板块历史估值，当前PE处于历史相对低位，低于15%水位线，周期底部有望复苏。此外，Chiplet对高速互联的核心需求对封测行业推动作用是具有颠覆性的，不仅仅是技术的迭代，更是产业链价值的重塑和估值体系的重构。
3. 应用场景：高性能计算（HPC）为主战场
高性能计算（HPC）通过聚合计算能力提供强大的计算性能，目的是以极高速度处理大量负载数据，如支持ChatGPT的应用等。高性能计算能够通过聚合结构，使用多台计算机和存储设备，以极高速度处理大量数据，有一些负载（例如 DNA 测序）对于任何一台计算机来说都过于庞大。如ChatGPT是大数据+大模型+大算力的产物，每一代GPT模型的参数量高速增长，根据人工智能学家公众号数据，2019年2月发布的GPT-2参数量为15亿，2020年5月发布的ChatGPT的前身GPT-3，其参数量达到了1750亿（预训练数据量达45TB，远远大于GPT 2的40GB）。算力需求方面，训练ChatGPT所耗费的算力大概是3640 PetaFLOPs per day，即用每秒能够运算一千万亿次的算力对模型进行训练，需要3640天完成。随着科技巨头类ChatGPT项目入局，整体在算力提升、数据存储及数据传输端需求迭起。
Chiplet满足HPC的定制硬件需求，助力HPC芯片算力&性能的提升。Chiplet将模块化设计引入半导体制造和封装。这个创新可以视作将芯片的硅从概念上转变为服务器的“主板”。该硅主板可容纳经过优化的定制计算、网络、IO 和内存chiplet硬件，以最好地支持应用程序需求。定制设计意味着 HPC 数据中心可以指定非常密集、非常接近的数据计算设备，借助Chiplet架构，HPC 架构师可以指定其应用程序的定制硬件需求，并将这些标准传递给设计人员和 HPC 供应商，以获得计算、内存和 IO 的最佳组合，以支持其工作负载。美国正在开发的三个超级计算机Aurora、El Capitan和Frontier，CPU和GPU利用Chiplet方案，在其中混合和匹配芯片并将其集成至封装中。
受制于面积、散热问题的因素，当前Chiplet或不适用于手机笔记本电脑等消费类应用。手机方面，高通的核心是手机市场，车载和笔记本电脑都是手机的延伸，手机领域或暂不会使用Chiplet，主因Chiplet的封装基板面积大，不适宜手机内使用。此外，芯粒之间的互联特别是2.5D、3D 先进封装会带来电磁干扰、信号干扰、散热、应力等诸多复杂物理问题，可能暂不适用于消费类产品的应用。
4. 投资建议
我们看好Chiplet重塑半导体产业格局，为我国半导体产业带来换道超车的发展机遇。建议关注：
（1）封测板块：长电科技、通富微电、华天科技等
（2）测试板块：伟测科技、利扬芯片等
（3）IP板块：芯原股份、润欣科技等
（4）EDA板块：华大九天、概伦电子等
（5）封装测试设备板块：长川科技、华峰测控、金海通、新益昌等
（6）材料板块：兴森科技、南亚新材、华正新材、方邦股份、德邦科技、和林微纳、联瑞新材等
5. 风险提示
国际局势不确定性加剧：美国对我国半导体行业的制裁范围逐步扩大，或会影响Chiplet方案落地
科研进度不及预期：Chiplet 有赖于先进封装技术实现，国内厂商需攻克相关技术壁垒，保证Chiplet量产
需求不及预期：如AI、自动驾驶等超算负载的应用发展不及预期，则将对上游需求带来不利影响
注：文中观点节选自天风证券研究所已公开发布研究报告，具体报告内容及相关风险提示等详见完整版报告。
证券研究报告《Chiplet：设计引领、封装赋能，助推产业链价值重构和国产芯破局》
对外发布时间 2023年03月15日
报告发布机构 天风证券股份有限公司
本报告分析师
潘暕 SAC执业证书编号：S1110517070005
天风电子潘暕团队成员介绍
潘暕 天风证券电子行业首席分析师。复旦大学微电子与固体电子学硕士，复旦大学微电子学本科，国际经济与贸易第二专业，曾就职于安信证券任分析师，对电子行业有全面深刻见解，挖掘了众多高成长企业，与产业深入合作帮助企业发展，善于推荐科技创新大周期的投资机会。2019、2020年新财富最佳分析师分别获得第四名、第二名，2021年新财富入围，2015-2016年新财富第一团队成员，2017年新财富第二团队成员。2015-2016年水晶球第一团队成员，2017、2019年水晶球分别获得第二名、第五名。2015-2016年金牛奖第一团队成员，2017、2020、2021年金牛奖分别获得第二名、第四名、第二名。2018年Wind金牌分析师第一名，2020-2021年Wind金牌分析师第二名。2019-2021年金麒麟最佳分析师分别获得第三名、第四名、第六名。2020年上海证券报最佳分析师第三名，2021年21世纪金牌分析师第五名，Choice 2021年度电子行业最佳分析师第三名。
温玉章 分析师。计算机及工业工程专业背景，12年以上苹果产品(iPod & iPhone)研发和新产品导入工作经验，对电子，计算机，互联网产业链的发展趋势有较深的认知和理解。
骆奕扬 分析师。南京大学物理系本科，香港科技大学集成电路设计硕士。3年电子行业研究经验，覆盖半导体制造、半导体装备材料及部分半导体设计。
程如莹 分析师。北京大学计算机专业硕士，覆盖半导体IC设计、MCU/SOC/IGBT/模拟芯片行业&公司覆盖报告。
许俊峰 分析师。伯明翰大学工商管理学硕士，覆盖安防、LED、汽车连接器及智能座舱等。
俞文静 分析师。香港中文大学金融理学硕士，覆盖消费电子及 PCB 产业链。
李泓依 助理研究员。美国埃默里大学会计学及金融学学士、会计学硕士，覆盖半导体封装测试及部分材料装备，已撰写包含汽车芯片、第三代半导体、虚拟显示等多篇行业深度报告。
吴雨 助理研究员。利物浦大学金融计算学士，昆士兰大学商务硕士，覆盖部分被动元器件、面板及半导体材料等领域。
冯浩凡 助理研究员。新南威尔士大学信息系统学士，金融学硕士，覆盖部分汽车电子领域。
包恒星 助理研究员。南京大学材料物理本科、材料物理与化学硕士，覆盖消费电子领域。