数据中心和汽车等领域中，非常重视半导体的质量。这些应用中，IC在关键任务和安全应用中发挥着作用。

这种对提高可靠性的关注正在增加整个测试社区的压力，从实验室到晶圆厂再到现场，在晶体管密度持续增长的产品中——许多设备针对不同的细分市场进行了优化。需要测试的设备越来越多，一些测试过程本身也变得越来越复杂。与传统的电信号测试和确保为系统中的各种组件提供足够的功率不同，现在的测试必须考虑裸芯片的机械处理、热和功率曲线的同步管理，以及材料工程来应对探测挑战、联系和管理热和功率配置文件。

更糟糕的是，随着每个新的技术节点和日益增长的异构性，测试需要更多的时间，从最初计划如何测试到实际测试时间。从一种设计到另一种设计，从一个代工厂到另一个代工厂，即使在同一细分市场中，它也可能有很大差异。因此，一个异构封装中使用的芯片/小芯片可能会与另一个封装中的相同芯片/小芯片表现得非常不同。一个可能包括硅光子学，而另一个使用标准电结。即使在电源应用芯片中，用于电网和电动汽车的芯片的用例也可能有很大差异。

测试是所有这些应用程序和用例的要求。然而，与过去不同的是，元件种类和电路密度有所增加；他们经常接受与过去不同的测试。换个角度来看，各种组件的开发和固件更新甚至制造过程都按不同的时间表进行。但质量需要在所有设备上保持一致，即使有多种选择可以将这些设备放在一个异构集成产品中。

“今天，大约有 15 种不同的封装技术可用，”Synopsys首席架构师 Yervant Zorian 说。“但在每种情况下，互连都是由不同的材料制成的，它们在制造过程中可能会遇到各种挑战，比如接触不良。这可能会导致静态或更多动态故障，例如在超高速域中。你如何测试它们？你如何监控它们？我们如何确保它们的速度正常运行，同时您既不能探测它们也不能介入它们之间。因此，需要一个 DFx 解决方案。”

半导体测试挑战可能有很大差异，这取决于被测试的技术和最终使用它的市场。它可能基于最先进的工艺节点技术，也可能包括以不同电压和速度运行且具有不同预期寿命的前沿和成熟工艺技术的组合。这些也可能因行业部门而有很大差异，这决定了产量－质量－成本三角决策。但在所有情况下，选项的数量和可能的排列都在迅速增加。

Amkor测试技术高级总监 Vineet Pancholi 表示：“预计汽车行业零部件将推动未来十年甚至更多的发展。” “高速数字逻辑、混合信号车载信息娱乐、功率分立开关以及 MEMS 和传感器产品是汽车领域的顶级应用产品。在手持和可穿戴市场，具有低功率 RF 应用的 NB-IoT 预计也将继续呈爆炸式增长。在先进的 2.5D 和 3D 封装 IC 中，小芯片的商品化将继续推动发展，跟上摩尔定律。”

如何测试这些不同的设备通常取决于数量和质量预期，以及它们的目标终端市场。

“有许多不同的领先客户，他们在不同领域处于领先地位，”泰瑞达半导体总裁里克伯恩斯说。“移动市场的客户数量巨大。经济学主导着那里的一切，因为数量如此之大。处于这一前沿领域的客户将他们的测试解决方案视为成本和收益优化机会。但与此同时，对于云客户而言，这与经济无关。对他们来说，这关乎能力。他们希望拥有过去无法达到的复杂程度，而这正是他们需要去的地方。” 

云提供商的真正价值是正常运行时间，设计、制造和测试的成本不如消费电子应用程序重要。因此，云提供商可以证明长期测试过程的成本和对更多定制解决方案的投资是合理的。相比之下，具有成本压力的产品推动了一系列完全不同的创新。

Advantest America技术和战略副总裁 Keith Schaub 说：“每个人都在努力追求质量，并继续更加关注质量。” “这种零缺陷的口号是每个人都想要的。没有这样的事情，但我们需要使用所有可用的功能来尽可能接近它。同时，始终强调降低成本。”

实现这些看似不相容的目标需要随着时间的推移考虑质量（制造前和制造后）以及制造和/或封装过程中的各个插入点的质量。

“对我来说，头号挑战是改变故障模型以真正解释最新 CMOS 技术中发生的事情。接下来是使用更多的芯片内监控器和 BiST，”PDF Solutions的首席技术官 Andrzej Strojwas 说。“第三，是解决异构集成测试挑战，例如，在组装之前匹配小芯片性能。像 AMD 这样率先使用这项技术的设计公司已经注意到了这一要求。”

因此，测试不再仅仅依赖于传统的通过/失败决策，而是随着时间的推移变得更加细致和普遍。这是必不可少的，因为世界对拥有超过 40 亿个晶体管的芯片并未满足。随之而来的是在各个步骤中满足质量水平、管理测试数据分析以及在设备的预计寿命期间使用越来越小的引脚集将大量数据移入和移出设备的挑战。

随着大型计算 SoC 从数据中心转移到汽车和其他安全关键型应用中，“零缺陷”的口号在晶圆厂、晶圆测试、组装和封装测试设施中不断重复。Meta 和 Goggle 工程师最近关于静默数据错误的报告已经提出了错误行为的微妙本质的标志，而过去这些行为是无关紧要的制造异常。现在，接触电阻的轻微增加或晶体管参数的微小变化都会导致较小的路径延迟，但只有在特定输入和周围的电热环境下才会导致故障。这些行为需要高级故障模型。

在过去的 10 年中，细微的制造缺陷行为被描述为边际缺陷或系统缺陷。一般来说，这些都是由于激进的设计规则，这些规则没有完全考虑光刻、蚀刻和填充工艺步骤之间的相互作用。即使遵循可制造性设计指南也不能消除这些问题。某些布局模式对这些相互作用具有更高的敏感性，从而导致更高的缺陷概率。这反过来又可能与工艺变化相结合，最终会影响晶体管在客户系统中观察到的特定电气和/或热条件下的行为。

“与以前的技术相反，更具系统性的缺陷发挥了更重要的作用，”PDF 的 Strojwas 说。“你将无法消除系统性缺陷（产量限制器）。而我们在批量生产中观察到的是这些系统性缺陷的发生，需要进行筛选。特定布局模式的缺陷模型需要包含在 ATPG 使用的模型中。”

这些高级故障模型需要更高的测试模式数。几位专家指出，系统级测试在这里具有明显的优势，因为工程师可以负担得起半小时的扫描测试。此外，此测试插入密切代表最终客户的生产环境。

西门子 EDA的 Tessent 产品营销总监 Lee Harrison 说：“为了保持高质量的测试，将需要在系统中运行更先进的故障模型。” “这些解决了我们刚刚开始在最新节点上看到的新缺陷，但到 2033 年这些缺陷将变得司空见惯。我们还需要以系统内制造测试质量为目标。”

测试数据的价值远远不止减少现场故障。它还对交付的最终产品具有增加的价值。以内存 BiST 和逻辑 BiST 等嵌入式 DFT 解决方案为基础，用于监控内部行为的片上电路稳步增长，利用遥测技术在更多测试条件下提供更有针对性的测试内容。该数据还可以推动现场设计弹性的使用。

“BiST得到如此广泛的采用是有充分理由的，” proteanTecs产品营销高级总监 Marc Hutner 说. “SoC 的复杂性和不断上升的测试成本需要一种新的方法，而 BiST 已经大大推动了行业的发展。但我们需要更进一步。BiST 仍然有几个缺点，例如，当需要在任务中运行时，隔离所需的硅区域。或者它是通过/失败并且不包括应用程序上下文（如类似的操作条件）的事实，因此它不代表在使用过程中发生的缺陷。它会在故障已经影响设备的逻辑功能时发现故障。这就是基于芯片遥测的深度数据发挥作用的地方。您确实获得了所有这些可见性，但无需支付资源。它具有预测性，可以在故障成为真正的逻辑故障之前发现它们。它针对的是失败的前兆及其随时间的变化。”

自动化测试环境行业也一直在努力跟上这种不断增加的复杂性。注意到张量处理器和 GPU 的机器学习能力，ATE 公司开发了与测试设备一起使用的计算引擎，以实时识别海量测试数据中的细微缺陷。

Advantest America 战略业务发展总监 Shinji Hioki 在 2022 SEMICON Japan 论文中写道：“当今更小的几何形状和更高的设备复杂性需要更多的 AI/ML 能力来增强数据分析。”“过去，数据分析是在云端或本地服务器上完成的。测试人员将数据发送到云端或服务器，等待分析结果来判断缺陷，损失整整一秒或更多的测试时间——这在大批量制造操作中是一个很大的缺陷。另一方面，边缘计算只需要几毫秒，在节省测试时间方面带来了巨大的好处。”

Advantest 和 Teradyne 都提供了一个单独的计算资源，他们的客户可以在 ATE 程序不知道发生了什么的情况下使用。

“我们的大多数客户都更擅长分析他们的产品，因此我们采取了不同的方法，即让访问这些数据变得容易，以便在我们的系统内外双向提供大量数据， ”泰瑞达的伯恩斯说。“然后客户可以查看数据馈送，他们可以根据从数据馈送中收集的信息对测试单元中的活动进行调整。我们提供了一个本地推理服务器，它基本上连接到测试仪本身的高速网络中。因此，如果你想进行实时处理，客户可以将他们自己的加密算法放入测试单元中，以操纵观察和数据，执行他们自己的算法理解，然后根据他们观察到的内容应用一些控制。”

当今测试中的一大挑战是从芯片或封装部件中提取数据。多年前，由于引脚可用性受到限制，微处理器供应商放弃了仅测试引脚，而是选择重新使用现有引脚。但是那些低速引脚不再足以移动基于扫描的测试和现在的遥测数据所需的数据量。ATE 和 EDA 公司合作在他们的本地协议中使用 SerDes 接口，例如 PCIe。

Cadence数字与签核部产品管理总监 Rob Knoth 表示：“测试不再仅仅是实现良率上升所需的这种税收。” “现在，突然之间，芯片上和芯片外的高带宽数据管道，从最小级别到最大级别，从硅前制造到硅后。我们为使测试成为可能而建立的许多基础设施都具有独特的定位，可以实现我们正在谈论的这种遥测。这是设备上和设备下的高带宽 I/O。如果您开始使用高速功能性 I/O 进行测试，您将释放出巨大的潜力，既可以降低制造测试成本，也可以提高系统内测试的可用性。那是下一个大前沿。”

其他人同意。西门子的 Harrison 说：“围绕这些设备可用的 I/O 以及拥有专门用于测试的专用通用 I/O 引脚的能力的竞争一直在缩小。”“采用功能性高速接口可以重用现有接口，并能够更快地传输数据。”

这在2.5D和3D IC中也至关重要。“我们可能会失去与传统意义上的芯片交谈的能力，”爱德万测试的Schaub说。你从已知良好的模具开始，你已经测试了它，现在你把它集成到其他东西中，它变成了一种子组件。您仍然需要再次测试，但您不再有权访问它。因此，您必须以某种方式通过一个或多个芯片进行通信，以便获得您想要或需要的数据。

行业专家强调了支持异构集成系统预期增长所需的多种测试挑战，特别是在小芯片方面。虽然在芯片级测试方面，普遍存在的已知良好裸片（即零电路缺陷）问题仍在继续，但有一些经过深思熟虑的策略可以解决这一期望。其中包括提高所有半导体技术的芯片级测试的输出质量，以及提高复杂逻辑器件的设计弹性。

“异构集成在广泛采用方面面临许多挑战，其中许多挑战在 2023 年 1 月的 Chiplet 峰会上进行了讨论，”proteanTecs 的 Hutner 说。“在测试 die-to-die 接口和了解它们的工作情况时，存在一个主要的盲点。今天，大多数接口都包含 PRBS 测试模式，表明接口在特定条件下工作。它没有说明有多接近故障，只是说它在特定的电压和频率下工作。随着时间的推移和在压力下，接口的性能会发生变化，并可能导致通道故障和早期故障。小芯片经济将需要进一步的监控能力，以评估任务模式下的互连健康状况，并就何时维修或更换单元提供指导。”

测试复杂芯片和高级封装正变得越来越具有挑战性，但测试界一直在积极开发远远超出最终测试的解决方案。测试过程在设计周期的早期就开始使用 DFX 和遥测架构，现在它一直延伸到现场，在那里可以监控设备的一切，从老化到完全故障。此外，渐进地实现 0 DPPM 意味着制造测试无法检测到所有缺陷，但要实时分析更多数据以达到产品的产量－质量－成本三角形。

测试在高级节点上花费的时间比过去更长，但它也被用于跟踪和分析更多。芯片更加密集，封装互连更加复杂和脆弱，芯片架构师使用的封装选项数量持续增长。然而，面对所有这些变化，测试仍然可行、必不可少且具有显著的弹性。

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